在前兩篇筆記中，我們完成了反相器電路圖的設(shè)計(jì)與電路仿真，驗(yàn)證了其邏輯功能與基本性能。本筆記將進(jìn)入模擬集成電路設(shè)計(jì)的核心環(huán)節(jié)之一——物理實(shí)現(xiàn)，即使用Cadence Virtuoso完成反相器的版圖（Layout）設(shè)計(jì)，并進(jìn)行至關(guān)重要的版圖后仿真（Post-Layout Simulation），以驗(yàn)證物理實(shí)現(xiàn)后的電路性能是否滿足設(shè)計(jì)預(yù)期。

一、 版圖設(shè)計(jì)：將電路圖轉(zhuǎn)化為物理圖形

版圖是集成電路的“物理藍(lán)圖”，它定義了每一層掩模（如擴(kuò)散層、多晶硅層、金屬層等）上的幾何形狀。設(shè)計(jì)目標(biāo)是：

1. 功能正確性：精確實(shí)現(xiàn)反相器（一個(gè)PMOS和一個(gè)NMOS）的電氣連接。
2. 設(shè)計(jì)規(guī)則檢查（DRC）：必須符合晶圓廠提供的物理設(shè)計(jì)規(guī)則（如最小線寬、間距、包圍等），否則無(wú)法正確制造。
3. 面積優(yōu)化：在滿足規(guī)則和性能的前提下，盡可能減小芯片面積。
4. 性能考量：版圖寄生參數(shù)（如電阻、電容）會(huì)影響電路速度與功耗。

設(shè)計(jì)步驟簡(jiǎn)述：
1. 創(chuàng)建版圖單元：在Library Manager中，為之前設(shè)計(jì)的“inverter”電路單元?jiǎng)?chuàng)建一個(gè)對(duì)應(yīng)的版圖視圖（Layout）。
2. 調(diào)用并放置器件：
* 從PDK庫(kù)中調(diào)用NMOS和PMOS的版圖器件（通常為pcell），根據(jù)電路圖尺寸（如前仿設(shè)定的W/L）實(shí)例化。

• 注意PMOS需要放入N阱（N-well）中，而NMOS在P襯底上。需先繪制或調(diào)用合適的N阱。

1. 布局與布線：

• 布局：合理擺放兩個(gè)晶體管，考慮電源線（VDD）、地線（GND）、輸入（IN）、輸出（OUT）的走線路徑。通常將PMOS和NMOS的柵極對(duì)齊以便連接輸入，二者的漏極對(duì)齊以便連接輸出。

• 布線：使用金屬層（如Metal1）繪制導(dǎo)線，連接晶體管的源極、漏極、柵極以及電源、地、輸入輸出端口。

• 添加接觸孔（Contact）和通孔（Via）：在需要連接的不同層之間（如多晶硅到金屬1，擴(kuò)散區(qū)到金屬1）放置接觸孔；在不同金屬層之間放置通孔。

1. 添加引腳（Pin）：在輸入、輸出、電源、地的金屬線上，用text層添加標(biāo)識(shí)（如IN， OUT， VDD， GND），并指定其端口類型（input， output， inout）。
2. 運(yùn)行DRC檢查：使用Verify -> DRC工具，選擇工藝對(duì)應(yīng)的規(guī)則文件。仔細(xì)修正所有DRC錯(cuò)誤，直至報(bào)告“clean”。

二、 電氣規(guī)則檢查（LVS）與寄生參數(shù)提取

完成DRC后，版圖只是一個(gè)符合制造規(guī)則的圖形，我們需要驗(yàn)證它是否與原始電路圖在電氣連接上一致。

1. LVS（Layout vs. Schematic）：

• 工具（如Calibre）會(huì)將版圖提取成一個(gè)網(wǎng)表（提取出的晶體管及其連接關(guān)系），并與原始電路圖網(wǎng)表進(jìn)行比較。

• 運(yùn)行LVS（Verify -> LVS），確保“Netlists match successfully”。如果失敗，需根據(jù)報(bào)告逐項(xiàng)排查連接錯(cuò)誤、器件匹配錯(cuò)誤或引腳命名錯(cuò)誤。

1. 寄生參數(shù)提取（PEX）：

• 這是后仿真的基礎(chǔ)。真實(shí)的版圖中，金屬連線并非理想導(dǎo)體，它們存在寄生電阻（R）和寄生電容（C）。

• 運(yùn)行PEX工具（通常在LVS工具中或單獨(dú)提取工具），根據(jù)工藝文件，提取出版圖的所有寄生電阻和電容信息，生成一個(gè)包含寄生元件的spice網(wǎng)表（通常后綴為.pex或.sp）。

三、 版圖后仿真（Post-Layout Simulation）

這是將物理設(shè)計(jì)效應(yīng)納入仿真的關(guān)鍵一步，結(jié)果最接近芯片的實(shí)際性能。

1. 建立后仿真環(huán)境：

• 在Virtuoso ADE（Analog Design Environment）中，新建一個(gè)仿真測(cè)試。

• 不同于前仿時(shí)調(diào)用電路圖（schematic），此時(shí)需要調(diào)用PEX提取后生成的寄生參數(shù)網(wǎng)表文件作為仿真對(duì)象。可以在測(cè)試電路中直接包含該網(wǎng)表，或者通過(guò)配置仿真庫(kù)路徑來(lái)指向它。

1. 設(shè)置仿真條件：

• 與前仿類似：設(shè)置相同的電源電壓（如VDD=1.8V）、輸入信號(hào)（如瞬態(tài)分析中的方波脈沖）、工藝角（tt， ss， ff等）、溫度等。

1. 運(yùn)行仿真并分析結(jié)果：

• 運(yùn)行瞬態(tài)分析，觀察輸入輸出波形。

• 關(guān)鍵對(duì)比：將后仿結(jié)果與前仿（理想情況）結(jié)果疊放在一起對(duì)比。通常會(huì)觀察到：

• 輸出波形邊沿變緩：由于寄生RC導(dǎo)致充放電速度變慢，上升時(shí)間（tr）和下降時(shí)間（tf）增加。

• 傳播延遲增加：信號(hào)從輸入到輸出的延遲（tpLH， tpHL）明顯大于前仿值。

• 波形可能出現(xiàn)輕微過(guò)沖或振鈴：由于寄生電感和電容的諧振效應(yīng)。

• 測(cè)量關(guān)鍵參數(shù)：延遲時(shí)間、功耗、噪聲容限等，判斷是否仍滿足設(shè)計(jì)指標(biāo)。

1. 結(jié)果分析與迭代：

• 如果后仿性能下降過(guò)多，不滿足要求，則需要返回修改版圖。常見(jiàn)的優(yōu)化方向包括：

• 加寬關(guān)鍵路徑（如輸出節(jié)點(diǎn)）的金屬線寬，以減少連線電阻。

• 優(yōu)化布線，縮短關(guān)鍵信號(hào)線的長(zhǎng)度，以減少寄生電容。

• 重新布局，使連接更緊湊。

• 修改后，必須重新進(jìn)行DRC、LVS、PEX和后仿真流程，直至性能達(dá)標(biāo)。

四、

從電路圖到版圖，再到后仿真，是一個(gè)完整的“設(shè)計(jì)-驗(yàn)證-迭代”閉環(huán)。版圖后仿真是確保設(shè)計(jì)能夠成功流片并工作的最后一道、也是極其重要的仿真驗(yàn)證關(guān)口。它揭示了物理實(shí)現(xiàn)的真實(shí)代價(jià)——寄生效應(yīng)。通過(guò)本次反相器的實(shí)踐，我們初步掌握了在Cadence Virtuoso平臺(tái)下進(jìn)行全定制模擬集成電路物理設(shè)計(jì)與驗(yàn)證的基本流程和核心概念，為后續(xù)更復(fù)雜電路（如運(yùn)算放大器、比較器）的設(shè)計(jì)打下了堅(jiān)實(shí)的基礎(chǔ)。記住，優(yōu)秀的模擬設(shè)計(jì)工程師必須對(duì)版圖寄生效應(yīng)有深刻的直覺(jué)和理解。